Liste des projects PRIM 2024-2025

Soutenance des PRIMs 2024-2025

Les soutenances des PRIMs auront lieu le 3 février à 14h dans la salle 0.D19

  • 14h00 – 14h15
    Gestion de l’énergie pour objets connectés avec contraintes de temps
    QIU (10 + 5 minutes)
  • 14h15 – 14h42
    Exploration du cœur RISC-V «Hazard3»
    FERRU, ARTHUR (20 + 7 minutes)
  • 14h45 – 15h00
    Développement de carte embarquée pour le projet SmartGarden
    RAMFEL (10 + 5 minutes)
  • 15h00 – 15h27
    Support de Rust pour les cartes EVK i.MXRT1180
    ABBOUD, ZHU (20 + 7 minutes)
  • 15h30 – 16h10
    Contrôle d’essaim de drones pour des missions de sauvetage
    ABDERRAHMANE, GARNIER, POVSE (30 + 10 minutes)

Emploi du temps 2024-2025

Le planning de l’option SE et l’EdT (indicatif) des PRIMs se trouvent ici.

Liste des projets PRIM 2024-2025

Cette page contient une liste (non exhaustive) des projets PRIM proposés dans l’option interne SE pour l’année scolaire 2024-2025.

Thématiques :

Thématique Systèmes Temps-Réel Embarqués Critiques

Gestion de l’énergie pour objets connectés avec contraintes de temps

Résumé: On considère un objet connecté qui doit d’une part effectuer des tâches péri- odiques avec contraintes de temps (système temps réel) et d’autre part maitriser sa consommation énergétique (système autonome). Par exemple, le système récolte son énergie par panneau photovoltaïque et la stocke dans une batterie. On souhaite organiser l’exécution des tâches périodiques de sorte que le système respecte leurs échéances de temps sans épuiser sa batterie.

Il existe des algorithmes pour traiter de tels problèmes, notamment PFPASAP. Cet algorithme fait des hypothèses fortes dont celle d’une consommation linéaire de l’énergie au cours de l’exécution de la tâche. Par exemple, lorsque la tâche a effectué 50% du maximum de son temps d’exécution, elle a consommé 50% du maximum de son énergie. Or, une tâche peut très bien consommer la majorité de son énergie dès le début de son exécution.

Le projet vise à comparer PFPASAP à une autre approche fondée sur la pro- grammation linéaire en prenant en compte des hypothèses moins fortes et plus en adéquation avec les systèmes autonomes de type objets connectés.

  • Concevoir en Python un environnement de génération de tests pour leur appliquer les deux approches.
  • Implanter l’approche PFPASAP pour déterminer l’ordonnançabilité d’un scenario de test généré avec l’outil précédent.
  • Faire de même avec l’approche alternative fondée sur la programmation linéaire. On utilisera Pulp dans un premier temps pour la programmation linéaire.

Ce projet nécessite un certain intérêt pour les systèmes temps réel (real-time systems) et les systèmes avec récolte d’énergie (energy harvesting systems). Ce projet est également destiné à se prolonger par un stage au sein de l’Institut Polytechnique de Paris sur le domaine des systèmes critiques frugaux en énergie, par exemple sur les essaims de drones, sur les infrastructures 5G ou encore les équipements pour l’agriculture.

Contacts: Laurent Pautet, Samuel Tardieu et Thomas Robert
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Towards the verification of smart contracts

Résumé: The problem of assuring systems correctness is particularly felt in hardware and software design, especially in safety-critical scenarios. When we talk about a safety-critical system, we mean the one in which failure is not an option. To face this problem, several methodologies have been proposed. Among these, model checking results to be very useful. This approach provides a formal-based methodology to model systems, to specify properties via temporal logics, and to verify that a system satisfies a given specification.

Notably, first applications of model checking just concerned closed systems, which are characterized by the fact that their behavior is completely determined by their internal states. Unfortunately, model checking techniques developed to handle closed systems turn out to be quite useless in practice, as most of the systems are open and are characterized by an ongoing interaction with other systems. To overcome this problem, model checking has been extended to multi-agent systems. In the latter context, temporal logics have been extended to temporal logics for the strategic reasoning such as Alternating-time Temporal Logic (ATL), Strategy Logic (SL), and their extensions.

Multi-agent systems can model various concrete scenarios, including smart contracts. However, while smart contracts can be considered a type of multi-agent system, their verification presents different challenges. A current limitation of smart contract verification tools is their inefficacy in expressing and verifying liquidity properties related to the exchange of crypto-assets. For example, current logics cannot specify properties such as: is it guaranteed that, in every reachable state, a user can execute a sequence of transactions to withdraw a specified amount of crypto-assets?

The aim of this project is divided in four macro steps:

  1. Analyze the state of the art on formal verification for multi-agent systems and smart contracts.
  2. Define a new logic for the strategic reasoning that can incorporate the liquidity property.
  3. Provide a verification algorithm for the new proposed logic.
  4. Develop a module in the VITAMIN tool that can solve the verification problem for the new logic proposed.

Contacts: Vadim MALVONE
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Defining dynamic coalitions within the specification of properties for multi-agent systems

Résumé: The problem of assuring systems correctness is particularly felt in hardware and software design, especially in safety-critical scenarios. When we talk about a safety-critical system, we mean the one in which failure is not an option. To face this problem, several methodologies have been proposed. Amongst these, model checking results to be very useful. This approach provides a formal-based methodology to model systems, to specify properties via temporal logics, and to verify that a system satisfies a given specification.

Notably, first applications of model checking just concerned closed systems, which are characterized by the fact that their behavior is completely determined by their internal states. Unfortunately, model checking techniques developed to handle closed systems turn out to be quite useless in practice, as most of the systems are open and are characterized by an ongoing interaction with other systems. To overcome this problem, model checking has been extended to multi-agent systems. In the latter context, temporal logics have been extended to temporal logics for the strategic reasoning such as Alternating-time Temporal Logic (ATL), Strategy Logic (SL), and their extensions.

However, when specifying properties for multi-agent systems, both ATL and SL have a strong weakness: they require knowledge of which coalition of agents aims to achieve a certain strategic objective. Yet, there are situations where it is crucial to determine how to achieve a strategic objective without necessarily knowing the specific coalition. A preliminary attempt to address this issue has been presented in; however, further investigation is necessary to converge toward an optimal approach.

The aim of this project is divided in four macro steps:

  1. Analyze the state of the art on formal verification for multi-agent systems with an emphasis on the concept of strategic coalitions and how each work has specified this aspect in its own research.
  2. Define a new logic for the strategic reasoning that can incorporate the dynamic concept of coalition.
  3. Provide a verification algorithm for the new proposed logic.
  4. Develop a module in the VITAMIN tool that can solve the verification problem for the new logic proposed.

Contacts: Vadim MALVONE
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Defining nudging strategies in the specification of properties for multi-agent systems

Résumé: The problem of assuring systems correctness is particularly felt in hardware and software design, especially in safety-critical scenarios. When we talk about a safety-critical system, we mean the one in which failure is not an option. To face this problem, several methodologies have been proposed. Amongst these, model checking [1] results to be very useful. This approach provides a formal-based methodology to model systems, to specify properties via temporal logics, and to verify that a system satisfies a given specification.

Notably, first applications of model checking just concerned closed systems, which are characterized by the fact that their behavior is completely determined by their internal states. Unfortunately, model checking techniques developed to handle closed systems turn out to be quite useless in practice, as most of the systems are open and are characterized by an ongoing interaction with other systems. To overcome this problem, model checking has been extended to multi-agent systems. In the latter context, temporal logics have been extended to temporal logics for the strategic reasoning such as Alternating-time Temporal Logic (ATL) [2], Strategy Logic (SL) [3], and their extensions.

One aspect that is relevant in the context of multi-agent systems is the influence that one agent, or a group of agents, can have on the strategies of other agents. This property, commonly referred to as nudging, has also led to the introduction of nudging theory [4]. However, this concept has never been formalized within the context of formal verification for multi-agent systems.

The aim of this project is divided in four macro steps:

  1. Analyze the state of the art on formal verification for multi-agent systems and on nudging theory.
  2. Define a new logic for the strategic reasoning that can incorporate the concept of nudging.
  3. Provide a verification algorithm for the new proposed logic.
  4. Develop a module in the VITAMIN tool [5] that can solve the verification problem for the new logic proposed.

Contacts: Vadim MALVONE
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Thématique Objets Connectés

Support de Rust pour les cartes EVK i.MXRT1180

Résumé: L’école dispose de cartes EVK i.MXRT1180 fournies par NXP. Ces cartes utilisent le micro-contrôleur i.MXRT1180.

Le développement d’une application sur micro-contrôleur passe en général par l’utilisation de bibliothèques logicielles permettant de s’interfacer avec les fonctionnalités fournies par le matériel. Dans le cas de Rust, nous disposons pour les micro-contrôleurs de la gamme i.MX de NXP, de deux crates :

  • imxrt-ral: un register access layer (RAL), qui permet d’accéder individuellement aux différents champs des registres du micro-contrôleur

  • imxrt-hal: un hardware abstraction layer (HAL) qui permet, en utilisant le RAL, d’utiliser des briques matérielles telles que les périphériques intégrés dans la carte via une interface de plus haut niveau

Aujourd’hui, les microcontrôleurs i.MXRT1180 ne sont pas encore supportés par ces deux crates. Le but de ce projet est de rendre ces microcontrôleurs facilement utilisable en Rust. Il consiste en plusieurs étapes :

  1. Ajouter le support du i.MXRT1180 dans le RAL. Ce support peut être produit de manière semi-automatique en utilisant un fichier SVD fourni par NXP qui contient la description matérielle du micro-contrôleur. Des outils comme raltool permettent ensuite de transformer le contenu de ce fichier SVD en fichier Rust.
  2. Ajouter le support du i.MXRT1180 dans le HAL.
  3. Développer une application d’exemple montrant comment utiliser les spécificités du micro-contrôleur i.MXRT1180 à travers le HAL.
  4. Ajouter le support du micro-contrôleur i.MXRT1180 dans un environnement de développement embarqué pour Rust, par exemple Embassyou RTIC.

La quatrième étape dépendra du temps restant à l’élève après les trois premières. L’intégration dans RTIC est plus aisée car RTIC ne fourni pas d’interface de haut niveau pour la plupart des périphériques. L’intégration dans Embassy est plus intéressante mais nécessitera peut-être plus de temps.

Connaissances requises : Rust, programmation embarquée

Contacts: Ce projet sera encadré par Samuel Tardieu et Guillaume Duc Des ingénieur·es de NXP pourront répondre aux questions concernant le micro-contrôleur. Des rencontres entre l’élève, NXP et l’équipe encadrante pourront être organisées au cours du projet.

Thématique System-on-Chip

Learned Image Compression on FPGA

Résumé: In Learnable Image Compression (LIC), the image is projected to a low-dimensional latent space by a convolutional encoder at the source side. Such representation is quantized and entropy-coded in the form of a binary bitstream. At the receiver, the bitstream is entropy-decoded, a convolutional decoder projects such representation back to the pixel domain, recovering an approximate representation of the image. Early seminal works accounted for a unique latent representation modelled with a fully factored distribution [Balle2016]. Since then, much of the research in the field has focused on improving the compression efficiency by refining the entropy model. This basic scheme was then improved by introducing an auxiliary latent space called hyperprior capturing spatial correlation within the image, furthering compression efficiency [Balle2018]. LIC has shown the ability to outperform standardised video codecs in compression efficiency, fostering the demand for embedded hardware implementations.

Achieving realtime coding on resource constrained platforms such as FPGAs demands ad-hoc design choices such as in the state of the art LIC implementations [Jia2022, Sun2024]. However, FPGA implementations have been lagging behind recent research in LIC due to the increasing complexity of implementing in hardware recent LIC models. For example, [Minnen2020] further improves the RD efficiency by introducing slice-based latent channel conditioning and latent residual prediction with an approach suitable for parallel execution. The RD efficiency is further boosted in [Zou2022] by introducing a Window Attention Module in the autoencoder architecture and experimenting with a transformer-based architecture in place of the traditional convolutional architecture. 

Objectives and Methods: The goal of this PRIM project is

  • To study state of the art LIC models ([Minnen2020],[Zou2022] ) w.r.t the suitability of their FPGA implementation. 
  • Applying frugal AI techniques such as Pruning/Quantization/Kowledge Distillation within acceptable loss of RD performance.
  • Accelerating parallelizable parts of the algorithms using FPGA to meet realtime coding targets.

The methods/tools used in this project will be

  • Pytorch for model exploration/quantization/pruning.
  • Xilinx Vitis-AI for FPGA implementation.
  • The final design and performance testing will be done on Xilinx ZCU102 and KV260 AI SoM (System on Module) 

References:

  • [Balle2016] Ballé, Johannes, Valero Laparra, and Eero P. Simoncelli. « End-to-end optimized image compression. » arXiv preprint arXiv:1611.01704 (2016).
  • [Balle2018] Ballé, Johannes, et al. « Variational image compression with a scale hyperprior. » arXiv preprint arXiv:1802.01436 (2018).
  • [Minnen2020] Minnen, David, and Saurabh Singh. « Channel-wise autoregressive entropy models for learned image compression. » 2020 IEEE International Conference on Image Processing (ICIP). IEEE, 2020.
  • [Zou2022] Zou, Renjie, Chunfeng Song, and Zhaoxiang Zhang. « The devil is in the details: Window-based attention for image compression. » Proceedings of the IEEE/CVF conference on computer vision and pattern recognition. 2022.
  • [Jia2022] Jia, Chuanmin, et al. « Fpx-nic: An fpga-accelerated 4k ultra-high-definition neural video coding system. » IEEE Transactions on Circuits and Systems for Video Technology 32.9 (2022): 6385-6399.
  • [Sun2024] Sun, Heming, Qingyang Yi, and Masahiro Fujita. « FPGA Codec System of Learned Image Compression with Algorithm-Architecture Co-Optimization. » IEEE Journal on Emerging and Selected Topics in Circuits and Systems (2024).

Contact: Sumanta Chaudhuri, Attilio Fiandrotti, Alaa Mazouz

Finalisation de la carte SPINO pour le projet IonSat

Résumé: Le Centre Spatial Etudiants du Polytechnique (CSEP) a pour objectif de former les professionnels de l’aérospatial de demain à travers des projets spatiaux ambitieux et innovants. Avec le soutien des mécènes de la chaire Espace : Science et Défis du Spatial (ESDS), ArianeGroup, Safran et Thales, le CSEP assure une formation dans le spatial valorisable dans tous les domaines scientifiques et industriels. Le projet phare du CSEP est IonSat, un projet nanosatellite.

Le projet de nanosatellite IonSat vise à étudier l’extension de la durée de vie des missions en orbite très basse en utilisant un propulseur électrique pour maintenir l’altitude d’un cubesat 6U (10 cm x 20 cm x 30 cm) en VLEO. Alors qu’il approche de sa phase finale, ce projet ambitieux et passionnant nécessite d’étudiants motivés et prêts à affronter les difficultés multidisciplinaires de projets spatiaux réels. Dans ce contexte, nous proposons un projet d’adaptation de la carte de communication SPINO au satellite IonSat. L’intêret d’embarquer la carte SPINO est l’ouverture d’IonSat à la communauté de radioamateurs.

SPINO est une carte électronique développée au sein d’AMSAT-FR. Cette carte permet la communication satellite-sol en bande UHF/VHF. IonSat embarquera cette carte pour effectuer des communications UHF en uplink et downlink, ce qui est une nouveauté par rapport à l’état de l’art de la carte SPINO. Pour ce faire, l’étudiant.e devra effectuer un travail d’adaptation de la version actuelle de la carte, pour assurer la compatibilité avec l’architecture d’IonSat. Des tests de validation seront effectué pour l’intégration de la nouvelle version de la carte SPINO à bord du satellite IonSat.

Ce projet vise à finaliser le travail théorique d’adaptation de la carte SPINO et à la construction d’un prototype de modèle de vol. Ce prototype sera testé d’un point de vue fonctionnel et structurel pour valider son intégration à bord d’IonSat. L’étudiant.e sera encadré.eé par les ingénieurs du CSEP, avec l’aide des Ingénieurs d’AMSAT-FR qui ont travaillé à la première version de la carte SPINO.

Contact: Guillaume Duc

Exploration du cœur RISC-V «Hazard3»

Résumé: La nouvelle Raspberry PI Pico2 est une carte construite autour d’un microcontrôleur RP2350. Ce microcontrôleur contient deux cœurs Arm Cortex-M33 ainsi que deux cœurs Hazard3 RISC-V.

Le cœur processeur Hazard-3 est un processeur RISC-V 32 bit qui implémente l’ISA de base (RV32I). De plus, il implémente une série d’extensions parmi lesquelles:

  • `M` pour la multiplication,
  • `C` pour les instructions compressées (16 bits),
  • `A` pour les accès atomiques,
  • certaines extensions de manipulation binaire,
  • …

De plus, il intègre les éléments (et implémente extensions nécessaires) pour le debug et la gestion des privilèges (protection mémoire et mode d’exécution).

Le code source RTL de ce processeur est accessible et distribué sous licence libre (Apache 2.0) dans un dépôt public sur GitHub. Ceci permet de l’étudier ainsi que de l’utiliser librement dans d’autres contextes.

Objectifs: En plus du code RTL cu cœur du processeur, le dépôt contient un SoC minimal avec une RAM, une UART et l’unité de debug ainsi que les scripts nécessaires à le porter sur certaines cartes FPGA.

L’objectif du projet PRIM est d’aller au-delà de ce qui est proposé pour maitriser cet IP et pouvoir l’utiliser par la suite dans des projets de recherche et pour l’enseignement.

De façon non exhaustive et en fonction des affinités des étudiants, voici les résultats attendus seraient:

  1. porter le SoC sur d’autres cartes FPGA,
    1. maitriser le flot de synthèse utilisé
    2. transposer vers d’autres outils/fabricants
  2. étendre le SoC en ajoutant des périphériques
    1. documenter le protocole de bus utilisé
    2. contrôleur de GPIOs,DMA…
  3. mettre en place un environnement logiciel minimal
    1. boot, irq…
  4. construire un SoC bi-cœurs
    1. étudier le fonctionnement de l’extension `A`
    2. ajouter les éléments externes permettant sa mise en œuvre
    3. implémenter des primitives logicielles de synchronisation
  5. ajouter un accélérateur
    1. par exemple un accélérateur cryptographique
    2. comparer les performances à une implémentation logicielle
    3. utilisant les extensions dédiées

References:

Contact: Tarik Graba

No RISC

Résumé: Pour les systèmes embarqués critiques, il est très important de valider la bonne fonctionnalité de tous les composants matériels avant la fabrication. En particulier, il faut vérifier qu’un processeur respecte bien la spécification d’architecture au niveau des instructions (ISA = Instruction Set Architecture). Cela demande une spécification précise et sans ambiguïtés. Traditionnellement, l’ISA est spécifié dans un document textuel avec du pseudocode qui explique le fonctionnement de chaque instruction. Plus récemment, on a commencé à utiliser des spécifications formelles, écrites par exemple avec le langage SAIL. Par la suite, il existe des techniques plus ou moins automatisées pour prouver l’équivalence d’une implémentation d’un processeur avec la spécification ISA.

Le but de ce projet est d’explorer des méthodes et outils de vérification pour un petit processeur RISC-V. Pour cela, il va falloir comprendre les concepts de base de la vérification et s’approprier les langages et outils utilisés. L’objectif final est d’implémenter une extension d’ISA pour le processeur et de la vérifier formellement. En particulier, nous nous intéressons à l’implémentation et la vérification d’un système à deux cœurs qui utilisera l’extension A (atomic instructions). On utilisera soit l’outil riscv-formal ou des assertions en SVA (SystemVerilog Assertions) conçues à la main.

Liens utiles:

Contacts: Ulrich Kühne

Thématique Sécurité

Apprentissage profond pour la cybersécurité embarquée

Résumé: Des milliards d’appareils connectés sont utilisés de nos jours, notamment des smartphones, des tablettes multimédias, des ordinateurs portables et de bureau, des unités de contrôle électronique pour l’automobile, des capteurs intelligents, des cartes à puce, etc. Pour garantir la confidentialité, l’intégrité et l’authenticité de leurs données sensibles, divers mécanismes de sécurité ont été spécifiés, et certains d’entre eux mathématiquement prouvés comme sûrs, en particulier contre la cryptanalyse linéaire et la cryptanalyse différentielle. Cependant, les implémenter dans un circuit numérique sans introduire de vulnérabilité reste un défi d’actualité.

Les vulnérabilités les plus exploitées sont les bogues d’implémentation, ainsi que les canaux dits auxiliaires, qui laissent fuir des informations comme le temps d’exécution d’une opération sensible. Les deux classes de vulnérabilités peuvent également être combinées : par exemple, Meltdown (CVE-2017-5754) et Spectre (CVE-2017-5753) exploitent en même temps un bogue matériel et une mesure du temps d’accès au cache de données.

Depuis 2016, l’intelligence artificielle, et plus précisément l’apprentissage profond à l’aide de réseaux de neurones, est utilisée pour évaluer le niveau de résistance de contre-mesures aux attaques par canal auxiliaire. Ainsi, il a été démontré qu’une implémentation d’AES protégée par du partage de secret à base de masquage booléen ne lui résistait pas, tout comme la désynchronisation, deux contre-mesures pourtant réputées comme très efficaces. Concernant la cryptographie à clé publique, des vulnérabilités ont également été identifiées dans des implémentations de RSA protégées à l’aide de masquage (blinding) du message, de l’exposant secret et/ou du modulo.

L’intelligence artificielle est donc une aide précieuse pour identifier des vulnérabilités. L’objectif du projet sera d’étendre son utilisation, à la fois à des algorithmes autres que AES et RSA, mais surtout à d’autres contre-mesures comme l’aléatoirisation des registres, de l’état l’interne, de l’opération modulaire, etc.

Contact: Laurent Sauvage.

Attaques par injection de faute multiple : modélisation et protection 

Résumé: Pour garantir la confidentialité d’informations sensibles détenues ou communiquées par un objet, divers mécanismes de sécurité sont mis en œuvre, comme l’authentification ou le chiffrement. Ces mécanismes reposent sur des algorithmes cryptographiques sûrs d’un point de vue des mathématiques, mais dont l’implémentation physique peut contenir des failles exploitables par une personne mal intentionnée. Par exemple, diminuer la tension d’alimentation ou augmenter la fréquence de fonctionnement d’un circuit intégré au-delà des limites pour lesquelles il a été conçu permet d’introduire des fautes dans ses opérations, rendant possible à faible coût l’extraction d’une partie de la mémoire de données, le contournement de la vérification d’un mot de passe ou de droits d’accès.

Ces attaques, dites par injection de faute (FIA), sont réalisées en pratique à l’aide d’un faisceau laser ou bien d’une sonde de champ proche rayonnant un champ électromagnétique impulsionnel. De nombreuses contre-mesures aux FIA ont été proposées, principalement basées sur la redondance, et considérant un tir simple ne fautant qu’une seule variable sensible. Or, nous avons récemment montré qu’un tir simple pouvait fauter plusieurs instructions assembleurs successives, et en conséquence plusieurs variables, et il est également connu que plusieurs tirs, fautant également plusieurs variables, peuvent être réalisés.

Ceci remet en question la redondance comme stratégie de protection, quelle soit logicielle ou matérielle, avec des solutions comme une mémoire avec code correcteur d’erreur, ou bien encore un double coeur de processeur (lockstep). L’objectif de ce projet sera d’évaluer la résistance de contre-mesures basées sur la résilience, mettant notamment en œuvre l’infection.

Contact: Laurent Sauvage.

Development of detection technique for architectural attacks using AI

Résumé: Side-Channel Attacks (SCAs) are a powerful method for breaking theoretically secure cryptographic primitives. These attacks have been used extensively to break the security of numerous cryptographic implementations. At a high level, it is possible to distinguish between two types of side-channel attacks, based on the means used by the attacker: hardware based attacks which monitor the leakage through measurements (usually using dedicated lab equipment) of physical phenomena such as electromagnetic radiation, power consumption, or acoustic emanation, and software based attacks which do not require additional equipment but rely instead on the attacker software Examples of the latter include timing attacks, which measure timing variations of cryptographic operations and cache attacks, which observe cache access patterns.

In this project, we propose to implement selected software cache-based timing SCAs such as AEPIC leak (which are architectural exploits). Through this project, we aim to build detection tools for observation of attack behavior using Artificial Intelligence techniques.

Contacts : Maria Mushtaq, Jean-Luc Danger

Contrôle d’essaim de drones pour des missions de sauvetage

Résumé: Le Centre Interdisciplinaire pour la Défense et la Sécurité (CIEDS) d’IP Paris et l’Agence d’Innovation de Défense (AID) organisent un challenge « Intelligence Répartie » sur le thème du contrôle d’essaim de drones pour des missions de sauvetage.

Le but de la mission est d’explorer une zone inconnue, difficile d’accès et potentiellement dangereuse, afin de rechercher des personnes et de les guider hors de la zone.

Ce challenge se déroulera exclusivement dans un environnement de simulation. Les drones devront gérer la portée limitée des communications, collaborer entre eux pour acquérir des informations, être capable de gérer les défaillances des capteurs et des communications et les imprévus comme la perte de drones ou du GPS afin de mener cette mission de manière autonome.

Le défi ne requiert pas de compétence technique préalable importantes (au-delà d’une connaissance de base du langage Python) et mobilisera principalement la créativité et la curiosité scientifique des participants.

Ce challenge est ouvert aux étudiants d’IP Paris et des écoles du Ministère de la Défense. Des prix seront attribués aux trois meilleures équipes. Plus d’information et inscription avant le 6 octobre 2022 : https://emmanuel-battesti.github.io/swarm-rescue-website/

Contact: Laurent Pautet.